本文主要參考自《MICROCONTROLLER DESIGN GUIDELINES FOR ELECTROMAGNETIC COMPATIBILITY》，此文雖然寫在多年前，不過有很多很現(xiàn)實的參考意義。另外別的IC廠商也有很多的參考文檔，如果大家有興趣可以參考一下。 題外話，寫這個話題主要是去剖析模塊內(nèi)部主要的干擾源和敏感器件，通過這些主要的東西的設計來慢慢體會模塊的EMC設計，不過難免有些一鱗半爪之嫌，積累多了可能未來在設計電路的時候在前期就很容易把問題考慮周到和細致。

1、單片機的工作頻率

1.1、單片機的設計應根據(jù)客戶的需求來選擇較低的工作頻率

首先介紹一下這樣做的優(yōu)點：采用低的晶振和總線頻率使得我們可以選擇較小的單片機滿足時序的要求，這樣單片機的工作電流可以變得更低，最重要的是VDD到VSS的電流峰值會更小。

當然我們這里需要做一個妥協(xié)，因為客戶的要求可能是兼容的和平臺化的（目前汽車電子的發(fā)展趨勢就是平臺化），選擇較高的工作頻率可以兼容更多的平臺，也方便以后升級和擴展，因此要選擇一個較低的可以接受的工作頻率。

2、恰當?shù)妮敵鲵寗幽芰?/p>

在給定負載規(guī)范，上升和下降時間，選擇適當?shù)妮敵龅纳仙龝r間，最大限度地降低輸出和內(nèi)部驅動器的峰值電流是減小EMI的最重要的設計考慮因素之一。驅動能 力不匹配或不控制輸出電壓變化率，可能會導致阻抗不匹配，更快的開關邊沿，輸出信號的上沖和下沖或電源和地彈噪聲。

2.1、設計單片機的輸出驅動器，首先確定模塊需求的負載，上升和下降的時間，輸出電流等參數(shù)，根據(jù)以上的信息驅動能力，控制電壓擺率，只有這樣才能得到符合模塊需求又能滿足EMC要求。

驅動器能力比負載實際需要的充電速度高時，會產(chǎn)生的更高的邊沿速率，這樣會有兩個缺點：

1.信號的諧波成分增加了.

2.與負載電容和寄生內(nèi)部bonding線，IC封裝，PCB電感一起，會造成信號的上沖和下沖。

選擇合適的的di/dt開關特性，可通過仔細選擇驅動能力的大小和控制電壓擺率來實現(xiàn)。最好的選擇是使用一個與負載無關的恒定的電壓擺率輸出緩沖器。同樣的 預驅動器輸出的電壓擺率可以減少（即上升和下降時間可以增加），但是相應的傳播延遲將增加，我們需要控制總的開關時間）。

2.2、使用單片機的可編程的輸出口的驅動能力，滿足模塊實際負載要求。

可編程的輸出口的驅動器的最簡單是的并聯(lián)的一對驅動器，他們的MOS的Rdson不能，能輸出的電流能力也不相同。我們在測試和實際使用的時候可以選擇不同的模式。實際上目前的單片機一般至少有兩種模式可選擇，有些甚至可以有三種（強，中等，弱）

2.3、當時序約束有足夠的余量的時候，通過降低輸出能力來減緩內(nèi)部時鐘驅動的邊沿。

減少同步開關的峰值電流，和di/dt，一個重要的考慮因素就是降低內(nèi)部時鐘驅動的能力（其實就是放大倍數(shù)，穿通電流與之相關型很大）。降低時鐘邊沿的電 流，將顯著改善EMI。當然這樣做的缺點就是，由于時鐘和負載的開通時間的變長使得單片機的平均電流可能增加?？焖龠呇睾拖鄬^高的峰值電流，時間更長邊 沿較慢的電流脈沖這兩者需要做一個妥協(xié)。

2.4、晶振的內(nèi)部驅動（反向器）最好不要超過實際的需求。

這個問題，實際上前面也談過了，當增益過大的時候會帶來更大的干擾。

3 、設計最小穿通電流的驅動器

3.1、時鐘，總線和輸出驅動器應盡可能使得傳統(tǒng)電流最小

穿通電流【重疊電流，短路電流】，是從單片機在切換過程中，PMOS和NMOS同時導通時候，電源到地線的電流，穿通電流直接影響了EMI和功耗。

這個內(nèi)容實際上是在單片機內(nèi)部的，時鐘，總線和輸出驅動器，消除或減少穿通電流的方法是盡量先關閉一個FET，然后再開通一個FET。當電流較大時，需要額外的預驅動電路或電壓擺率。

4、時鐘的生成和分配

4.1就單片機內(nèi)部而言，我們寧可給每個部分分配時鐘（盡可能小的高頻時鐘），當然我們需要額外的管理時鐘偏移工作。這樣做要比使用一個增益很大的的時鐘緩沖器，驅動整個IC的時鐘好很多

同步CMOS的設計，在時鐘邊沿產(chǎn)生很大的峰值電流。時鐘樹的結構使用（在系統(tǒng)時間允許的條件下），比起主時鐘驅動器和時鐘分配線路，將減少同步開關電流?！緯r鐘樹結構中固有的延遲時間使得開關在不同時間分離開來】

4.2、使用電源管理技術。

把時鐘源盡可能靠近需要的IC，如果在一個模塊內(nèi)需要分配時鐘的話。在不需要時鐘的時候，關閉時鐘源?！舅吣Ｊ降臅r候通常需要做時鐘的切換】

4.3、在系統(tǒng)的限制允許的條件下，盡量使用非重疊時鐘。

非重疊時鐘，是指沒有同步邊緣的時鐘。從系統(tǒng)的角度來說，非重疊的時鐘邊沿有助于消除競爭冒險和亞穩(wěn)態(tài)。從EMC的角度看，加入時鐘邊沿之間的過渡時間會降低峰值電流和諧波的峰值幅度。平均電流從時間跨度上來看將保持大致相同，但幅度和頻譜形狀會發(fā)生變化。

如果時鐘間的過渡是接近的但不同步（假設邊沿速度相對于時鐘周期要快得多），電流波形會變平和持續(xù)時間會變長。隨著過渡時間的增加，對每個邊沿來說到電流波形會分離成若干個脈沖。較低的脈沖幅度相應降低了諧波的頻譜幅度，電流脈沖邊沿很可能依然大致相同（維持脈沖帶寬）。理想情況下，兩相系統(tǒng)中非重疊的占空比為33％，最大限度地加大時鐘邊沿之間的時間。然而，實際應用中不可能使用這種方式，必須做一些妥協(xié)，實際系統(tǒng)中不容許時鐘邊沿的有這么大的跨度。

4.4、使時鐘電路盡量遠離I / O邏輯電路，減少共模輻射問題發(fā)生的可能性。

時鐘信號需要遠離I / O邏輯或平行的引線。時鐘暫態(tài)邊沿可以耦合到I / O邏輯，產(chǎn)生電壓的噪聲。

4.5、輸入引腳同步器移動遠離單片機引腳區(qū)域，進入單片機的核心模塊。

這項方法可以減少所需的時鐘驅動器的大小，移動同步器靠近時鐘源可減少時鐘信號線路長度。時鐘驅動器上的電容負載部分取決于引線的寄生電容的，時鐘驅動充電負荷將變小。